基于FPGA的VHDL数字钟设计

十位为2时,个位记到3时,十位变成了0,个位又从0重新开始计数,这样就实现了二十四进制的计数。从图形的显示波形可知,设计基本达到了正确计数的功能。Р6.秒、分、时组合后的仿真验证Р 把设计的秒、分、时模块连接起来,再通过仿真验证,各模块间的进位是否正确Р连接后的原理图如下Р 图十一秒、分、时组合后原理图Р在quartus II开发环境中进行仿真验证:Р 图十二组合后波形仿真图Р由于需要设置很长的仿真时间,才能完全观察到进位信号,本次仿真只截取了一小部分,观察不到分模块向时模块的进位。由仿真结果图可以看到,秒模块向分钟模块的正常进位,以及分模块的正常计数,所以各模块连接后的计数状态也符合设计的要求,基本实现了正常计数。Р7 .数码管显示模块Р 本模块中包含数码管的段选和位选设计,Led灯循环设计,以及整点报时的设计。模块的输入信号有数码管扫描频率clk2ms,秒、分、时各模块的个位和十位输入,以及由分模块向时模块产生的进位脉冲信号。Р由VHDL语言生成的模块图和程序说明如下:Р 图十三数码管显示原理图Р Рlibrary ieee;Рuse ieee.std_logic_1164.all;Рuse ieee.std_logic_unsigned.all;Рentity qudong isРport(s1,s2,m1,m2,h1,h2:in std_logic_vector(3 downto 0);Р clk2ms: in std_logic;Р xiang:in std_logic;Р led:out std_logic_vector(3 downto 1);Р buzzer:out std_logic;Р xianshi:out std_logic_vector(7 downto 0);Р xuanze:out std_logic_vector( 7 downto 0));