数电课程设计 - 基于FPGA的数字时钟的设计 - 图文

out1+1;cc<='0'; end if; end if; end if; end if; end process; co2<=cc; qc<=cout2; qd<=cout1; end bb 2）仿真波形：Р- 9 -Р数 字 电 路 课 程 设 计Р Р Р РРРРРРРРРРРРРР3〕仿真结果分析：此模块实际也是一个六十进制的计数器模块，六非常钟即为一个小时，用此模块就胜利解决了分设计模块这个难题。从仿真波形可知，该设计时正确的。Р〔4〕时模块〔hour〕 1〕程序： library ieee;Рuse ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour isР- 10 -РР数 字 电 路 课 程 设 计Р Р〔8〕报时模块〔alart〕 1) 程序： library ieee;Рuse ieee.std_logic_1164.all; entity sst isРport(h1,h0,m1,m0,s1,s0:in std_logic_vector(3 downto 0); clk4:in std_logic; q500:out std_logic); end sst;Рarchitecture sss of sst is beginРprocess(clk4,m1,m0,s1,s0) beginРif (clk4'event and clk4='1') thenР if ((h1=\ Р or (m1=\ q500<='1'; else q500<='0'; end if; end if; end process; end sss; 2) 仿真波形： Р- 16 -Р数 字 电 路 课 程 设 计