基于QuartusⅡ的VHDL语言多功能数字钟

unt<=count+1;--“000~101”六进制循环计数 endif; endif;?casecountis?when"000"=>daout<=sec(3downto0);dp<='0';--“000”时选择“秒的各位”计数值显示,点不亮?when"001"=>daout(3)<='0';daout(2downto0)<=sec(6downto4);dp<='0';--“001”时选择“秒的各位”计数值显示,点不亮?when"010"=>daout<=min(3downto0);dp<='1';--“010”时选择“分的各位”计数值显示,点亮?when"011"=>daout(3)<='0';daout(2downto0)<=min(6downto4);dp<='0';--“011”时选择“分的各位”计数值显示,点不亮?when"100"=>daout<=hour(3downto0);dp<='1';--“100”时选择“时的各位”计数值显示,点亮?whenothers=>daout(3downto2)<="00"; daout(1downto0)<=hour(5downto4);dp<='0';--“101”时选择“时的各位”计数值显示,点不亮?endcase;endprocess;endbehave;动态显示模块顶层设计原理图7.显示译码模块显示译码模块顶层设计原理图8.总顶层电路总顶层电路设计原理图总结在此次的数字钟设计过程中,最终结果与预期效果基本一致更进一步地了解和熟悉有关数字电路的知识和具体的应用。学会了利用QuartusⅡ硬件描述语言VHDL编写程序。并能根据仿真结果分析设计的存在的问题和缺陷,从而进行程序的调试和完善。此次的数字钟设计重点在于报时模块的代码编写。通过这次的设计实验更进一步地增强了实验的动手能力,对数字钟的工作与原理有了更加透彻的理解。