基于xilinx fpga的数字钟设计

GHH,SGHL);Рtranslate ST2(LED_Min,SGMH,SGML);Рalways @(posedge _500Hz)Рcase(count)Р2'b00:Рbegin SG=SGML;//选中第一个数码管Р SEL=4'b1110;Р count=count+1'b1;//扫描信号不断加一,从而实现扫描РendР2'b01:begin SG=SGMH;//选中第二个管Р SEL=4'b1101;Р count=count+1'b1;РendР2'b10:begin SG=SGHL;//选中第三个管Р SEL=4'b1011;Р count=count+1'b1;РendР2'b11:begin SG=SGHH;//选中第四个管Р SEL=4'b0111;Р count=count+1'b1;РendРendcaseРassign SELE=SEL;//设置片选信号Рassign SGG=SG;//设置数码管显示信号РendmoduleР6、多功能数字钟顶层模块设计Р采用图形设计方法,将以上已经写好的各模块都选择create schematic symbol封装成各个器件。plete.sch,在这个文件里将各个器件拖出来进行各引脚连线和标记输入Р输出端口。由于图太小截图看不清楚,只能先给个大概如下:Р其生成的vf文件如下:Р//complete.vfРplete(XLXN_10, Р XLXN_15, Р XLXN_16, Р XLXN_17, Р XLXN_19, Р XLXN_20, Р XLXN_21, Р XLXN_33, Р XLXN_32, Р XLXN_39, Р XLXN_40);Р input XLXN_10;Р input XLXN_15;Р input XLXN_16;Р input XLXN_17;Р input XLXN_19;