.Р可以采取：Р在负载以扇出为主时加大晶体管尺寸Р逐级加大晶体管尺寸,使最靠近输出端的晶体管尺寸最小Р重新安排输入,使关键信号晶体管靠近输出端〔最后到达的输入信号为这个门的关键信号决定最终速度〕.Р重组逻辑结构,在不改变逻辑的情况下减小扇入,如用三个两输入替代四输入.Р减小电压摆幅,同时降低了延时和功耗,但下一级门会变慢.Р插入缓冲器将大的扇入扇出隔离.〔大扇入时小扇出,小扇入时大扇出〕РР⑤组合逻辑链的性能优化Р逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出来的输入电容比反相器大多少.这个大的倍数称为逻辑努力.Р2、有比逻辑〔伪NMOS逻辑、DCVS段辑〕Р由实现逻辑功能的NMOS下拉网络和简单负载组成.以降低稳定性和付出额外功耗为代价减小晶体管数目.Р原理：PDN关断,上拉负载起作用,VOH=VDDРPDN导通,上拉负载和PDN分压,比例逻辑.这将降低噪声容限,并且引入静态功耗.Р①伪NMOS逻辑：РPUN使用栅极接地的PMOS负载称为伪NMOS逻辑,具有较小的面积和驱动负载.kn/kp的Р比例影响VTC形状和反相器VOL的值.Р计算伪NMOS静态传输特性：为求VOL,由Vin=Vdd时电流相等,NMOS线性,PMOS饱和〔由于输出已接近0〕,Vout=VOL.Р伪NMOS设计：驱动管和负载管的尺寸应有一适宜比例.Р为了减小静态功耗,驱动电流IL应尽可能小Р为了得到合理的NML,VOL=ILXR〔PDN〕应当小.Р为了减小tPLH,IL应当大Р为了减小tPHL,R〔PDN〕应当小.Р条件1和条件3矛盾,所以速度快意味着较多的静态功耗和较小的噪声容量.Р低电平输出时伪NMOS逻辑的静态功耗P=VDDXIL〔IL为PMOS饱和电流〕Р②DCVSL逻辑〔差分串联电压开关逻辑〕Р互补NMOS下拉,交叉连接PMOS上拉.每个输入以互补形式,同时自身也产生互补输出.
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