在FPGA上用VHDL实现数字频率计实验报告

4=>show<="0110011";Р WHEN 5=>show<="1011011";Р WHEN 6=>show<="0011111";Р WHEN 7=>show<="1110000";Р WHEN 8=>show<="1111111";Р WHEN 9=>show<="1110011";Р END CASE;РELSIF(sel_1(2)= '0')THEN --第2位译码Р CASE p2 ISР WHEN 0=>show<="1111110";Р WHEN 1=>show<="0110000";Р WHEN 2=>show<="1101101";Р WHEN 3=>show<="1111001";Р WHEN 4=>show<="0110011";Р WHEN 5=>show<="1011011";Р WHEN 6=>show<="0011111";Р WHEN 7=>show<="1110000";Р WHEN 8=>show<="1111111";Р WHEN 9=>show<="1110011";Р END CASE;Р ELSIF(sel_1(3)='0')THEN --第3位译码Р CASE p3 ISР WHEN 0=>show<="1111110";РWHEN 1=>show<="0110000";Р WHEN 2=>show<="1101101";Р WHEN 3=>show<="1111001";Р WHEN 4=>show<="0110011";Р WHEN 5=>show<="1011011";Р WHEN 6=>show<="0011111";Р WHEN 7=>show<="1110000";Р WHEN 8=>show<="1111111";Р WHEN 9=>show<="1110011";Р END CASE;Р END IF;