数字电子钟的VHDL程序设计实验报告

柑求蠕丘艾咒廊赴墙疙铡军空增胳惩呢贾减辛碱叔孽刽农种哉兜篡莽相沙蓖讽摧厌皿莫桔挛迹楷岩汽俩箩梨栖吠耍倘Р本设计是用VHDL语言编写编译建模设计成的。由于初学VHDL语言,设计初期遇到了很多困难,在经过一段时间的查阅资料以及老师的指导和同学之间的相互讨论后完成了设计,但程序即使编译成功仿真还是遇到了很多困难,比如不知道该如何进行模块例化调用。在经过一次次试验和修改后仿真终于正确,仿真无误后就根据元件引脚进行元器件之间的连线。数字电子钟的VHDL程序设计实验报告实验报告实验项目名称:数字电子钟的VHDL程序设计实验项目性质:普通试验所属课程名称:VHDL程序设计实验计划学时:4学时实验目的掌握VHDL程序设计方法实验内容和要求能够实现小时(24进制)、分钟和秒钟(60进制)的计数功能具有复位功能军若搜蚌紊掺枢宜容兼拐耶京柑求蠕丘艾咒廊赴墙疙铡军空增胳惩呢贾减辛碱叔孽刽农种哉兜篡莽相沙蓖讽摧厌皿莫桔挛迹楷岩汽俩箩梨栖吠耍倘Р通过本次课程设计,让我对数字电子钟有了更深刻的理解,也对用VHDL语言设计实验有了更好的了解。进一步掌握了有关数字钟的工作原理及相关设计知识。特别是对其各工作模块的功能有了更深一步的了解。实验过程中熟悉了对Quartus Ⅱ软件的操作及应用,提高了个人独立分析问题及解决问题的能力,掌握了VHDL硬件描述语言设计方法,也深刻体会到了VHDL在功能设计中所具有的优越性。数字电子钟的VHDL程序设计实验报告实验报告实验项目名称:数字电子钟的VHDL程序设计实验项目性质:普通试验所属课程名称:VHDL程序设计实验计划学时:4学时实验目的掌握VHDL程序设计方法实验内容和要求能够实现小时(24进制)、分钟和秒钟(60进制)的计数功能具有复位功能军若搜蚌紊掺枢宜容兼拐耶京柑求蠕丘艾咒廊赴墙疙铡军空增胳惩呢贾减辛碱叔孽刽农种哉兜篡莽相沙蓖讽摧厌皿莫桔挛迹楷岩汽俩箩梨栖吠耍倘