以使用。Р•可以显式地对并发和定时进行建模。Р•提供强有力的文件读写能力。Р•语言在特定情况下是非确定性的,即在不同的模拟器上模型可以产生不同Р的结果;例如,事件队列上的事件顺序在标准中没有定义。Р1.5模块Р模块是Verilog 的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。一个模块的基本语法如下:РModule modulename(portlist);РDeclarations;Рreg, wire, parameter,Рinput, output, inout,Рfunction, task, . . .РStatements:РInitial statementРAlways statementРModule instantiationРGate instantiationРUDP instantiationРContinuous assignmentРendmoduleР说明部分用于定义不同的项,例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方;但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。Р图1- 2为建模一个半加器电路的模块的简单实例。РModule halfadder(A,B,Sum,Carry);РInput: A, B;РOutput: Sum, Carry;Рassign #2 Sum = A ^ B;Рassign #5 Carry = A & B;Рendmodule?图1-2半加法器
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