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毕业设计(论文)-基于FPGA语言的水表抄表器

上传者:蓝天 |  格式:doc  |  页数:46 |  大小:0KB

文档介绍
KEEP3[0..3]图3-3计数模块的模块图3.2.1模块输入、输出由图3-3可知,计数模块的输入模块信号有:CHECLK:为被测的信号。系统假定此输入的被测信号己经经过外加整形电路的整形、放大,符合了标准方波的输入要求。其电压幅度为0-5V.CLK:为基准时钟,与前面两个模块一样,有外加的晶振提供。RESET:为计数脉冲的输入复位信号。它来自于控制模块产生模块的输出复位信号RESETOUT:主要用于对计数模块进行复位操作,清除计数结果,保证系统在连续不间断测量的正确性。输出信号:TKEEP:为计数模块的测量结果输出信号。它由模块复位信号RESET复位清零,在送到存储模块后,由存储模块送显示模块显示。OUTEN:为计数模块的输出使能信号。其主要用途是通知存储模块可以读取测量结果输出信号TKEEP上的值。只有当测量结果输出信号TKEEP上的结果正确、稳定后,计数模块才输出使能信号OUTEN(OUTEN='1'),让存储模块读取测量结果,确保了数据传输的正确。输出使能信号OUTEN由每次测量前的复位信号RESET复位清零。3.2.2模块流程计数模块首先检测模块的输入复位信号RESET是否为高电平(RESET='1'),若是则进行模块复位操作,包括模块内变量的复位和模块输出信号的复位。若模块不是处于复位期间,则进行计数。模块内计数器定为1000进制,即每1000脉冲,用水量为1吨,脉冲的产生有赖于前置电路的处理,我们讨论的都是经过处理的数字信号。如果实际应用中不是1000个脉冲为1吨水,可以在程序中修改变量,以适合不同的应用场合。当计数模块得到测量结果并输出到模块的结果输出信号TKEEP上后,模块才输出使能信号OUTEN(OUTEN='1')。通知存储模块可以取数。其流程如图3-4所示:3.2.3计数模块小结计数模块利用计数器对被测时钟计数,从而完成测量工作。模块从控制模块接受

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