Verilog操作符

)的结果:位宽大于左边,则把最高位截去位宽小于左边,则零扩展<<将左边的操作数左移右边操作数指定的位数>>将左边的操作数右移右边操作数指定的位数左移先补后移右移先移后补建议:表达式左右位数一致关系操作符modulerelationals();reg[3:0]rega,regb,regc;regval;initialbeginrega=4'b0011;regb=4'b1010;regc=4'b0x10;endinitialfork#10val=regc>rega;//val=x#20val=regb<rega;//val=0#30val=regb>=rega;//val=1#40val=regb>regc;//val=1#50$finish;joinendmodule>?大于<?小于>=?大于等于<=?小于等于其结果是1’b1、1’b0或1’bx。无论x为何值,regb>regcrega和regc的关系取决于x相等操作符赋值操作符,将等式右边表达式的值拷贝到左边。注意逻辑等与case等的差别=逻辑等====01xz010xx101xxxxxxxzxxxxcase等=====01xz0100010100x0010z00012‘b1x==2’b0x值为0,因为不相等2‘b1x==2’b1x值为x,因为可能不相等,也可能相等2‘b1x===2’b0x值为0,因为不相同2‘b1x==2’b1x值为1,因为相同a=2'b1x;b=2'b1x;if(a==b)$display("aisequaltob");else$display("aisnotequaltob");a=2'b1x;b=2'b1x;if(a===b)$display("aisidenticaltob");else$display("aisnotidenticaltob");Case等只能用于行为描述,不能用于RTL描述。