verilog微波炉定时器设计

E)beginNXT<=DONE_MSG;LD_DONE<=1;endelsebeginNXT<=TIMER;COOK<=1;endendendcaseCUR<=NXT;endendendmodule//3——————————————数据装入块———————————————————moduleZZQ(DATAIN,LD_TEST,LD_CLK,LD_DONE,DATAOUT,LOAD);inputDATAIN,LD_TEST,LD_CLK,LD_DONE;outputDATAOUT,LOAD;wire[15:0]DATAIN;reg[15:0]DATAOUT;wire[2:0]TEMP;parameterALLS=16'b1000100010001000,//8888DONE=16'b1010101111001101;//DONEassignLOAD=LD_TEST|LD_DONE|LD_CLK;assignTEMP={LD_TEST,LD_DONE,LD_CLK};always@(DATAIN,LD_TEST,LD_CLK,LD_DONE)begincase(TEMP)3'b100:DATAOUT<=ALLS;3'b010:DATAOUT<=DONE;3'b001:DATAOUT<=DATAIN;endcaseendendmodule//4————————————6进制控制—————————————————————T6(CLK,LOAD,EN,DATAIN,Q,CARRY_OUT);inputCLK,LOAD,EN,DATAIN;outputQ,CARRY_OUT;wire[3:0]DATAIN;wire[3:0]Q;regCARRY_OUT;reg[3:0]TMP;assignQ=TMP;always@(LOAD)beginif(LOAD)TMP<=DATAIN;end