FPGA的数码管显示(Verilog)

_buf=2;Р 8'b1111_0111:Р dataout_buf=3;?Р 8'b1110_1111:Р dataout_buf=4;Р 8'b1101_1111:Р dataout_buf=5;Р 8'b1011_1111:Р dataout_buf=6;Р 8'b0111_1111:Р dataout_buf=7;Р default: Р dataout_buf=8;Р endcaseРendРalways@(dataout_buf)РbeginР?case(dataout_buf)Р 4'b0000:Р dataout=8'b1100_0000;Р 4'b0001:Р dataout=8'b1111_1001;Р 4'b0010:Р dataout=8'b1010_0100;Р 4'b0011:Р dataout=8'b1011_0000;Р 4'b0100:Р dataout=8'b1001_1001;Р 4'b0101:Р dataout=8'b1001_0010;Р 4'b0110:Р dataout=8'b1000_0010;Р 4'b0111:Р dataout=8'b1111_1000;Р 4'b1000:Р dataout=8'b1000_0000;Р 4'b1001:Р dataout=8'b1001_1000;Р 4'b1010:Р dataout=8'b1000_1000;Р 4'b1011:Р dataout=8'b1000_0011;Р 4'b1100:Р dataout=8'b1100_0110;Р 4'b1101:Р dataout=8'b1010_0001;Р 4'b1110:Р dataout=8'b1000_0110;Р 4'b1111:Р dataout=8'b1000_1110;Р endcaseРendРendmodule