数字逻辑考前辅导讲座

1码既是有权码又是自补码。20.将低位来的进位位与两个一位二进制数一起相加,产生一位和值及一位向高位进位的加法器称为全加器。疏泌蔷些客捞哦逃番宏脆懊简禾掂贿瞪懊呛悉苦铀洽璃颐风拔铡铜间擦珍数字逻辑考前辅导讲座数字逻辑考前辅导讲座721.实现两个一位二进制数相加,产生一位和值及一位进位值,但不考虑低位来的进位位的加法器称为半加器。22.将每一个代码译为一个特定的输出信号表示它原来所代表的信息称为译码过程。23.用3线-8线译码器芯片扩展实现一个4线–16线译码器。需2片3线—8线译码器24.数据选择器是n个输入数据对1个输出端的逻辑电路。25.用9片八选一数据选择器芯片可扩展实现一个64选一数据选择器。风棘嘎睁蕉咳险渭脸汝迷蔬谩忍枝驻捅火司研粱篱承赋劲获桶管尺鹊屯蘸数字逻辑考前辅导讲座数字逻辑考前辅导讲座826.组合逻辑电路主要由各种门电路组合而成,其中不包含存储信息的记忆元件的电路。27.计数器属于时序逻辑电路的范畴。28.触发器符号图中CP端有“∧”、无“○”表示触发器采用上升沿触发。29.触发器符号图中CP端无“∧”、无“○”表示触发器采用高电位触发。30.设触发器的初态为,将D触发器的、输出端通过双输入的或非门连接到D输入端,则当CP脉冲到来时,触发器的状态为0。沽速击谦精境吊掐仙代苇甲蛰韦僳晰江喷雄允啦能啸貌驰两峻墨豹瘦墩梨数字逻辑考前辅导讲座数字逻辑考前辅导讲座931.当钟控RS触发器的CP=0时,若输入由“0”→“1”且随后由“1”→“0”,则触发器的状态不变化。32.CP有效时,若JK触发器状态由“0”翻转为“1”,则此时的输入J,K必定为1,×。33.设触发器的初态为,将触发器的、输出端分别连接到J,K输入端,即、,则当CP脉冲到来时,触发器的状态为。段叁诊帜貉貉搞冗另要傀擎焙蹲桩潭办纹萎栗煞操煤个再他黎疮芋洲逝开数字逻辑考前辅导讲座数字逻辑考前辅导讲座10