FPGA和SOPC应用——时序分析与逻辑优化

是做什么的?Р帮助分析和验证一个设计中的时序是否符合要求?所有的数据路径都会按照对应的约束被分析?整个设计必须符合时序要求或例外?指导fitter(布局布线器)布局布线出符合要求的结果Р时序分析:一些基本概念Р启动和锁存沿(launch & latch edge)?建立和保持时间(setup & hold times)?数据和时钟到达时间(data &clock arrival time)?数据需求时间(data required time)?建立和保持时间裕量(setup & hold slack)?恢复和移除时间(recovery & removal time)Р时序分析:路径和分析Р三种路径:?时钟路径(Clock Paths)?数据路径(Data Paths)?异步路径(Asynchronous Paths)?两类分析:?同步分析(Synchronous):分析时钟与数据路径?异步分析(Asynchronous):分析时钟与异步路径Р时序分析:启动沿和锁存沿Р启动沿:使数据从源寄存器“发射”出去的时钟沿?锁存沿:使数据被目的寄存器锁存的时钟沿(一般来说,锁存沿在启动沿的后一个周期)Р启动沿Р锁存沿Р时序分析:建立和保持时间Р建立时间(TSU):在时钟有效沿之前数据必须保持稳定的最小时间?保持时间(TH):在时钟有效沿之后数据必须保持稳定的最小时间Р建立时间和保持时间形成一个时间窗,在此窗之内,数据必须保持稳定。Р时序分析:数据到达时间Р数据到达目的寄存器数据输入端的时间Р数据到达时间(DAT)= 启动沿+ Tclk1 + Tco + TdataР时序分析:时钟到达时间Р时钟到达目的寄存器时钟输入端的时间Р时钟到达时间(CAT)= 锁存沿+ Tclk2Р时序分析:数据建立时间要求Р数据到达目的寄存器输入端的最迟时间Р数据建立时间要求(DRTSU)= CAT - TSU