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VHDL 语言.doc

上传者:upcfxx |  格式:doc  |  页数:176 |  大小:0KB

文档介绍
所使用的信号。说明构造体中使用的类型、常数、和子程序。Р并行语句Р 元件例化РblockР将并行语句集中在一起Р 进程Р 信号赋值Р 过程调用Р例Рentity COUNTER3 isРport( clk: in bit;Р reset : in bit;Р count: out integer range 0 to 7);Рend COUNTER3;Рarchitecture MY_ARCH of COUNTER3 isРsignal count_tmp : integer range 0 to 7;РbeginР processР beginР wait until (clk'event and clk='1');Р if reset='1' or count_tmp =7 thenР count_tmp<=0;Р else Р count_tmp<=count_tmp + 1;Р end if;Р end process;Р count<=count_tmp;Рend MY_ARCH;Р注:构造体中的信号和常数名不能与实体端口名相同。Р2.2 语言结构体的子结构描述Рblock语句结构Р语句结构:Р块结构名:РblockР beginР .Р .Р .Рend block 块结构名;Р2. 进程(process)语句结构Р进程语句的结构:Р[进程名]:process(信号1,信号2,……)Р {说明内部变量}РbeginР {顺序语句} Р end process;Р进程的组织Р进程Р Р说明:按计算顺序暂存的变量,以及局部使用的数据类型、常数、元件及子程序Р顺序语句Р LOOP 语句Р 信号赋值Р NEXT语句Р 过程调用Р EXIT语句Р 变量赋值Р WAIT 语句Р IF 语句Р NULL 语句Р CASE 语句Р功能独立的电路可用进程来描述Р进程中语句的顺序性

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