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新FPGA CPLD设计初级教程 教学课件 沈涛 全书 第6章

上传者:随心@流浪 |  格式:ppt  |  页数:60 |  大小:0KB

文档介绍
前CLKDLL的应用已经逐渐被DCM所取代。Р(8)  DCM:即数字时钟管理单元。它主要完成时钟的同步、移相、分频、倍频和去抖动等。DCM与全局时钟有着密不可分的联系。为了达到最小的延迟和抖动,几乎所有的DCM应用都要使用全局缓冲资源。DCM可以用Xilinx ISE软件中的ArchitectureWizard直接生成。? 一般全局时钟资源的使用有以下五种方法:? (1)  IBUFG+BUFG的使用方法。IBUFG后面连接BUFG的方法是全局时钟资源的最基本的使用方法,如图6.1所示。由于IBUFG组合BUFG相当于BUFGP,所以这种使用方法也称为BUFGP方法。Р图6.1 IBUFG+BUFG的连接图Р(2)  IBUFGDS+BUFG的使用方法。当输入时钟信号为差分信号时,需要使用IBUFGDS代替IBUFG,如图6.2所示。Р图6.2 IBUFGDS + BUFG的连接图Р(3)  IBUFG+DCM+BUFG的使用方法。这种使用方法最灵活,对全局时钟的控制更加有效。通过DCM模块不仅仅能对时钟进行同步、移相、分频和倍频等变换,而且可以使全局时钟的输出无抖动延迟,如图6.3所示。Р图6.3 IBUFG+DCM+BUFG的连接图Р(4)  Logic+BUFG的使用方法。BUFG不但可以驱动IBUFG的输出,还可以驱动其他普通信号的输出。当某个信号(时钟、使能、快速路径)的扇出非常大,并且要求抖动延迟最小时,可以使用BUFG驱动该信号,使该信号利用全局时钟资源,如图6.4所示。但需要注意的是,普通IO的输入或普通片内信号进入全局时钟布线层需要一个固有的延时,一般在10 ns左右,即普通IO和普通片内信号从输入到BUFG输出有一个约10 ns左右的固有延时,但是BUFG的输出到片内所有单元(IOB、CLB、选择性块RAM)的延时可以忽略不计,基本认为延时为0 ns。

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