ddr4设计概述以及分析仿真案例

用在多 RankР的 DDR 配置中,比如一个系统中有 Rank0, Rank1 以及 Rank2, 当控制器向РRank0 写数据时,Rank1 和 Rank2 在同一时间内可以为高阻抗(Hi-Z)或比较弱Р的终端(240,120,80,etc.), RTT_Park 就提供了一种更加灵活的终端方式,让РRank1 和 Rank2 不用一直是高阻模式,从而可以让 DRAM 工作在更高的频率上。Р Р一般来说,在 Controller 中可以通过 BIOS 调整寄存器来调节 ODT 的值,但是Р部分 Controller 厂商并不推荐这样做,以 Intel 为例,Intel 给出的 MRC Code 中Р已经给出了最优化的 ODT 的值,理论上用户可以通过仿真等方法来得到其他РODT 值并在 BIOS 中修改,但是由此带来的所有问题将有设计厂商来承担。下Р面表格是 Intel 提供的优化方案。РDRAM 内部 VREFDQ 通过寄存器(MR6)来调节,主要参数有 Voltage range, step Рsize, VREF step time, VREF full step time ,如下表所示。Р 表 4 参考电压Р Р每次开机的时候,DRAM Controller 都会通过一系列的校准来调整 DRMA 端输Р入数据信号的 VREFDQ,优化 Timing 和电压的 Margin,也就是说,VREFDQ 不Р仅仅取决于 VDD, 而且和传输线特性,接收端芯片特性都会有关系,所以每次РPower Up 的时候,VREFDQ 的值都可能会有差异。Р因为 Vref 的不同,Vih/Vil 都会有差异,可以通过调整 ODT 来看 Vref 的区别,Р用一个仿真的例子来说明。对于 DDR3,调整 ODT 波形会上下同步浮动,而调Р整 DDR4 OOT 的时候,波形只有一边移动。