触发器5.2钟控触发器5.3主从触发器5.4边沿触发器第6章?时序逻辑电路(支撑课程目标3、4)重点内容:时序电路的分析方法:驱动方程、输入方程、状态转移方程、状态转移表、状态转移图和时序图,常用时序电路:寄存器、移位寄存器、同步计数器等。时序电路的设计方法:设计原则和一般步骤,采用小规模集成器件设计同步计数器,采用中规模集成器件设计任意模值计数(分频)器。难点内容:小规模同步时序逻辑电路分析方法,采用中规模集成器件实现任意模值计数(分频)器的方法。教学要求:掌握时序逻辑电路的基本概念,掌握小规模同步时序逻辑电路分析和设计方法,掌握采用中规模集成器件实现任意模值计数(分频)器的方法。6.l时序逻辑电路概述6.2时序逻辑电路分析6.3时序逻辑电路设计第7章?VHDL与数字逻辑设计(支撑课程目标3、4、5)请删除此黄色高亮。如果有课内实验,请填写下表;如果没有,则删除下表,并用文字适当说明。重点内容:VHDL语言的基本结构、数据类型、语句和设计方法。难点内容:可编程逻辑器件,现代数字系统设计方法,VHDL中的并行语句。教学要求:了解可编程逻辑器件和现代数字系统设计方法,掌握运用EDA工具及VHDL硬件描述语言进行简单数字逻辑设计。7.1可编程逻辑器件和硬件描述语言概述7.2VHDL基本数据类型和运算操作符7.3VHDL中的顺序语句和并行语句7.4VHDL数字逻辑电路设计举例六、教学安排该课程每周2学时,16周,32学时为课堂授课教学时间。实验实践单独设课,同时开设开放实验。建议教学进度如下:章节学时数第1章绪论1第2章逻辑函数及其简化5第3章集成逻辑门1第4章组合逻辑电路7第5章集成触发器4第6章时序逻辑电路8第7章VHDL与数字逻辑设计4复习或弹性教学2七、课内实验内容、要求及学时没有课内实验,基础实验单独开设,VHDL实验通过开放实验开设。序号课内实验内容实验要求学时数12