B&!C):rbz;assignY1=((El&!E2&!E3)==rbi)9•!(!A&!B&0:rbz;assignY2=((El&!E2&!E3)=i'bi)9■!(!A&B&!C):rbz;assignY3=((El&!E2&!E3)=i'bi)9■!(!A&B&c):rbz;assignY4=((El&!E2&!E3)==rbi)9•!(A&!B&!C):rbz;assignY5=((El&!E2&!E3)=i'bi)9■!(A&!B&c):rbz;assignY6=((El&!E2&!E3)==rbi)9•!(A&B&!C):rbz;assignY7=((El&!E2&!E3)==rbi)9•!(A&B&0:rbz;第四题:设计题(每题20分,共20分)用VerilogI1DL设计一个74138的译码器电路。//74LS138的verilogHDL代码如下,仿真结果见图moduledecoder38(El,E2,E3,A,B,C,Y0,Yl,Y2,Y3,Y4,Y5,Y6,Y7);inputE1,E2,E3;?//使能输入端(74LS138有三个使能输入)详细分析下面程序功能:modulecount(out,data,load,reset,elk)inputload,elk,reset;input[7:0]data;output[7:0]out;reg[7:0]out;always@(posedgeelk)beginif(!reset)out<=8,hOO;elseif(load)out<=data;else?out〈二out+1;enclenclmoduleendmodulemodulecount(out,data,load,reset,elk)《EDA技术》试卷共2页(第2页)选择题答案写在选择题答题区内,其它各题在答案区域内作答,超出黑色边框区域的答案无效!
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