基于FPGA的串口通信设计

<= 4'd0;РРrTX <= 1'b1;РРisDone?<= 1'b0;РРendРРelse if( TX_En_Sig )РРcase ( i )РРРР4'd0 :РРif( BPS_CLK ) begin i <= i + 1'b1; rTX <= 1'b0; endРРРР4'd1, 4'd2, 4'd3, 4'd4, 4'd5, 4'd6, 4'd7, 4'd8 :РРif( BPS_CLK ) begin i <= i + 1'b1; rTX <= TX_Data[ iРР- 1 ]; endРРРРРР--?9РР精选文库РРРР4'd9 :РРif( BPS_CLK ) begin i <= i + 1'b1; rTX <= 1'b1; endРРРР4'd10 :РРif( BPS_CLK ) begin i <= i + 1'b1; rTX <= 1'b1; endРРРР4'd11 :РРif(?BPS_CLK?)?begin?i?<= i?+ 1'b1;?isDone?<=?1'b1;?endРРРР4'd12 :РРbegin i <= 4'd0; isDone <= 1'b0; endРРРРendcaseРРРР/********************************************************/РРРРassign TX_Pin_Out = rTX;РРassign TX_Done_Sig = isDone;РРРР/*********************************************************/РРРРРEndmoduleРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРРР附录 2 ：接收模块：РРРР--?10