BCD+ABCD+ABCD。真值表:ABCDFABCDF00000100000001010010001001010000110101110100011000010101101101100111010111111111用卡诺图化简?DABC000111100001111111101所以用VHDL语言表示为f<=(aandbandc)or(aandbandd)or(aandcandd)or(bandcandd);四、实验步骤:1,打开Quartus软件,创建工程,点击File-NewProjectWizard,文件名工程名为biaojue,Family选择FLEX10K,device选择10TI144-4完成工程创建。2,点击New-VHDLFile,编写表决电路的VHDL代码。libraryIEEE;useIEEE.std_logic_1164.all;entitybiaojueisport(a,b,c,d:inSTD_LOGIC;f:outSTD_LOGIC);endbiaojue;architecturebiaojue_archofbiaojueisbeginf<=(aandbandc)or(aandbandd)or(aandcandd)or(bandcandd);endbiaojue_arch;3,编译代码后进行功能仿真,点击New-VectorWaveformFile,进入页面后添加节点,合并abcd四个节点,GridSize为100ns,生成网表后再点击仿真按钮,得到波形文件。五、实验分析:从波形文件可以看出,当abcd取值为0111,1011,1101,1110,1111时,f的值为1,与实验预期一模一样,此表决电路是正确的。六、实验总结:四人表决电路的设计由于涉及到的变量少,情况简单,所以设计比较容易,VHDL的编写也比较简单,不过也包含了许多知识点,值得思考。
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