用原理图输入法设计4位全加器

实验课程名称:EDA实验_Р实验项目名称Р用原理图输入法设计4位全加器Р实验成绩Р实验者Р孙爱程Р专业班级Р通信0906Р组别Р0120909320124Р同组者Р实验日期Р一、实验目的和要求Р复习加法器的原理,掌握加法器的设计实现方法,设计实现数字系统设计中常用的4位全加器,在此基础上进一步熟悉Quartus II软件的使用方法,熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。Р二、实验主要仪器和设备Р1 计算机及操作系统Р2 Quartus II软件Р实验原理Р1 .4位全加器的管脚如图:Р2.说明:Р其中CIN表示输入进位位,COUT表示输出进位位,输入A和B分别表示加数和被加数。输出SUM=A+B+CIN,当SUM大于255时,COUT置‘1’。Р四、实验方案设计、实验方法Р1 实验方案Р4位全加器可以看作四个1位全加器级联而成,首先采用基本逻辑门设计1位全加器,而后通过多个1位全加器级联实现4位全加器。Р1位全加器示意图如下:Р其中,其中CI表示输入进位位,CO表示输出进位位,输入A和B分别表示加数和被加数。S为输出和,其功能可用布尔代数式表示为:Р2 实验方法Р首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器,而后仿真验证一位全加器设计,准确无误后生成元件,供4位全加器设计用。将4个1位全加器级联构成四位全加器。Р五、实验步骤Р1 半加器的设计Р设计电路图如下所示:Р仿真时序图如下Р Р全加器电路图Р全加器仿真时序图Р4位加法器电路图Р4位加法器仿真时序电路图Р附录:Р流程图