门,例如and、or和nand等都内置在语言中。Р* 用户定义原语(UDP)创建的灵活性。用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原语。Р* 开关级基本结构模型,例如pmos 和nmos等也被内置在语言中。Р* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。Р* 可采用三种不同方式或混合方式对设计建模。这些方式包括:行为描述方式—使用过程化结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模Р* Verilog HDL中有两类数据类型:线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。Р* 能够描述层次设计,可使用模块实例结构描述任何层次。Р* 设计的规模可以是任意的;语言不对设计的规模(大小)施加任何限制。Р* Verilog HDL不再是某些公司的专有语言而是IEEE标准。Р* 人和机器都可阅读Verilog 语言,因此它可作为EDA的工具和设计者之间的交互语言。Р* Verilog HDL语言的描述能力能够通过使用编程语言接口(PLI)机制进一步扩展。PLI是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。Р* 设计能够在多个层次上加以描述,从开关级、门级、寄存器传送级(RTL)到算法级,包括进程和队列级。Р* 能够使用内置开关级原语在开关级对设计完整建模。Р* 同一语言可用于生成模拟激励和指定测试的验证约束条件,例如输入值的指定。Р* Verilog HDL 能够监控模拟验证的执行,即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较,在不匹配的情况下,打印报告消息。Р* 在行为级描述中,Verilog HDL不仅能够在RTL级上进行设计描述,而且能够在体系结构级描述及其算法级行为上进行设计描述。
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