VHDL实验报告-数码管显示-一位数码管显示-八位数码管显示学-后八位

G16 七段码管位选输入信号Р五、 实验步骤РР 1、打开QUARTUSII软件，新建一个工程。Р 2、建完工程之后，再新建一个VHDL File，打开VHDL 编辑器对话框。Р 3、按照实验原理和自己的想法，在VHDL 编辑窗口编写VHDL 程序。其Р 程序如下所示：РР （1）一位数码管显示0-9：Р（2）八位数码管显示学号后八位：РРР 4、编写完VHDL 程序后，保存起来。Р 5、对自己编写的VHDL 程序进行编译，对程序的错误进行修改。Р 6、编译无误后，依照拨动开关、数码管与FPGA 的管脚连接表进行管脚Р分配。本次实验管脚分配如下图所示：Р（1）一位数码管显示0-9：РРР （2）八位数码管显示学号后八位：РРР7、分配完成后，再进行一次全编译，以使管脚分配生效。Р8、新建波形文件，对程序进行仿真，其仿真波形如下所示：РРР （1）一位数码管显示0-9：Р（2）八位数码管显示学号后八位：РРР 9、用下载电缆通过JTAG 口将对应的sof 文件加载到FPGA 中。观察实验Р 结果是否与自己的编程思想一致。РР六、实验现象及结果РР 以设计的参考示例为例，当设计文件加载到目标器件后，将数字РР信号源模块的时钟选择为 1KHZ，第一个实验则有一位数码管重重复显示РР0-9 的数，第二个实验则八位数码管显示了学号后8 位。其部分结果如下所示：РР （1）一位数码管显示0-9：Р（2）八位数码管显示学号后八位：РРР七、心得体会