加法器(2)Р---不考虑低位进位的一位加法器Р一位半加器Р半?加?器Р被加数AР加数BР和SР进位CР真值表Р0 0Р0 1Р1 0Р1 1Р0Р0Р0Р0Р0Р1Р1Р1Р表达式Р逻辑图РHAР=1Р&Р符号Р加法器(3)Р---考虑低位进位的一位加法器Р一位全加器:Р被加数Р加数Р和Р进位Р全?加?器Р低位进位Р设为被加数、加数及和的第(i)位, 为(i)位向(i+1)位的进位, 为(i-1)位向(i)位的进位。Р真?值?表Р0 0 0Р0Р0Р0Р0Р0Р0Р0Р0Р1Р1Р1Р1Р1Р1Р1Р1Р0 0 1Р0 1 0Р0 1 1Р1 0 0Р1 0 1Р1 1 0Р1 1 1Р表达式:Р加法器(4)РFAР=1Р=1Р&Р&Р≥1Р&Р逻辑图Р符号Р加法器(5)Р多位加法器Р例:四位串行进位加法器Р结构简单,加数、被加数并行输入,和数并行输出;Р各位全加器间的进位需串行传递,速度较慢。Р串行进位加法器Р并行进位加法器Р特点Р加法器(6)Р例:四位并行进位加法器Р进位电路Р进位电路Р进位电路Р各位的进位输出信号只与两个相加数有关,而与低位进位信号无关。Р加法器(7)Р由一位全加器的进位表达式:Р绝对进位Р相对进位Р则:Р令Р四位加法器各位的进位为:Р加法器(8)Р例1:设计一位全减器,并利用全加器实现。Р全?减?器Р0 0 0Р0 0 1Р0 1 0Р0 1 1Р1 0 0Р1 0 1Р1 1 0Р1 1 1Р0Р0Р1Р1Р1Р1Р1Р0Р0Р1Р0Р0Р0Р0Р1Р1Р真值表如下:Р低位借位Р借位Р被减数Р减数Р差Р解:Р逻辑式为:Р加法器(9)Р和/差Р进位/借位Р全加器Р全减器Р全加器与全减器的比较:РFAР1Р1Р由全加器实现的全减器电路Р加法器(10)Р“1”Р1Р1Р1Р1Р1Р被减数Р减数Р借位Р差Р例2:利用四位全加器实现四位全减器。Р{end}
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