fy(simulate)theVHDLdesignoftheFIFOs;综合后的RTLschematic和功能仿真后的结果分别如下图1和图2所示。图1图2ForCPLDimplementation(fit)oftheFIFOs,howmanyMCs(macrocells)andPTs(productterms)areneeded?Whichparameteriscriticaltothemaximuminternalclockworkingfrequency?Trytofindoutthiscriticalparameteranditscorrespondingcircuitpath.设置芯片为CoolRunnerXPLA3CPLDS系XCR3512XL-7-PQ208,速度为-7,综合后报告分析如下图3为CPLD综合报告:从报告中可以知道一共使用了87个MCs,占总体的17%,使用了208个PTs,占总体的14%,选这个型号似乎有点大材小用啊,不过资源很足够,满足设计的需求。图4为CPLD时间报告:由图4可知,时钟的最小周期为8.6ns,受clocktosetup影响最大,故关键路径为tcyc。延时为8.6ns,时钟的工作频率为116.279MHz。图3图4ForFPGAimplementation(placeandroute)oftheFIFOs,howmanyLBs(logicblocks)?Whichparameteriscriticaltothemaximuminternalclockworkingfrequency?Trytofindoutthiscriticalparameteranditscorrespondingcircuitpath.设置芯片为更换芯片型号为Spartan3-xc3s200-5pq208,速度为-5,其综合报告如下图5为FPGA综合报告:
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