级触发。当输入的信号与预置的触发字逻辑状态相同时,输出高电平信号,分别作为启动存储器、分频器的使能信号和启动RAM的片选信号。Р(3)存储器:8路通道的数据流信号到来时,缓存下来,等待,不进行输出。当使能信号EN到来时,存储器将会对使能信号EN到来时刻之后的数据流进行输出,也即将触发点之后的数据写进RAM中。Р(4)分频器:分频器在接收到触发电路发出的使能信号ABLE后开始工作,将有源晶振输入的1MHz时钟进行640分频,得到周期为640us的时钟信号,其实就是分频后的一个时钟周期相当于系统时钟的64个周期。分频后的时钟作为RAM的读写使能信号OE输入给RAM进而控制RAM的读写。Р(5)RAM:RAM是此次系统设计中最重要的模块,除了需要接受前面各种模块的控制,还要在受到控制之后开启内部计数,以便在适时的时候选择关闭自己,停止读写数据。该模块的工作时序大致是这样的:在接收到触发电路发出的片选信号CS时,开始启动工作。此时读写信号OE会同时到来,当OE读写信号处于高电平时,写入32个数据,在这期间RAM没有输出。之后OE会进入低电平状态, RAM读出32个数据。最终RAM在自身的控制下关闭,停止工作。Р第三章系统子模块实现与仿真分析Р3.1 数字信号发生器实现与仿真Р3.1.1 数字信号发生器的工作流程图和组成框图Р8路数字信号发生器的设计主要是用来产生8路循环连续的数字信号数据,作为本次设计的测试信号。由VHDL语言编程实现,其工作流程图如图3.1所示,预置信号可以通过外部输入,10KHz时钟由1MHz晶振提供的信号经过10分频后产生,在数字信号发生器中进行分频器的设计主要是为了使得有源晶振可以实现自由选取,进一步方便系统的设计,体现了FPGA所具有的优越性。Р分频器Р预置寄存器Р循环移位寄存器Р有源晶振输入Р预置信号输入Р8路输出信号Р图3.1 8路信号发生器工作流程图
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