=ω0的相位值。2.2 DDS信号源 根据DDFS原理所产生的波形频率为:式中fclk为基准频率,M为相位增量因子,N为累加器的位数。M取22,N取24。 为得到100 kHz的信号,而且在每个周期希望取到32个以上点,则累加器输出后级D/A转换需要至少3.2 MHz的速度,于是选取建立时间为30 ns、10位的DAC900,不仅满足了对D/A转换速度的要求,而且具有10位数据线,减少了D/A转换中固有的量化误差。fclk取40MHz,频率的最小步进:2.3相位差测量 设INl和IN2为两路具有相位差经整形后得到的方波信号,Gate2为INl和IN2经过异或后得到的脉冲信号,Fo为FPGA内部的标准高频脉冲信号,取40MHz。将IN2八分频,结合单片机控制,可得到一个动态门控信号Gatel。动态门控与脉冲信号相“与”,可得到门限内的有限个脉冲信号Gate2。Gate1中含有IN2的4个周期,Gate2含有8个异或脉冲。其中分别对clk进行计数,分别得到计值M和N。根据公式精确地测得相位差绝对值。其时序如图所示。由于对高频脉冲计数可能存在±1的误差:在F=100kHz时,Mmin≈1600,则δmax(△ψ)≈0.9° FPGA内部生成一个D触发器,以INl为触发器的数据输入,IN2为触发器的时钟输入,若触发器输出端为高电平,则△ψ>O°;若输出端为低电平,则△ψ<0°。2.4特性曲线显示分析 频率范围1M-40MHz,步进100kHz,则有390个点。我们采用320*240分辨率的彩屏来显示幅频与相位。整个显示图像根据测量结果转化为对应的点从+90°到-90°变化显示。具体参数包括模式、频率、幅度、相位、中心频率、带宽会在图像侧边显示。参数具体计算是根据幅频响应与相频响模拟分析转换为数学分析通过单片机计算得到并在屏幕上进行显示。3.电路的设计3.1.放大器
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