二届全国研究生集成电路电子设计竞赛试题

有效的;BIT_EN信号为“1”时,DOUT的值即为当前码元。上图表示解码结果为0100101。Р注意,“通信起始位”和“通信结束位”在输出信号中必须消去。Р六、设计要求Р设计一个密勒解码电路,输入信号为如下4帧数据:10010110、00010100、10100101、00100111(与前面输入数据信号示例相同),正确完成解码,并使输出信号符合规定。Р可不考虑错码。Р请首先提供书面设计方案(评分时要考虑此方案)Р2000年全国EDA竞赛上机试题Р设计一加法器阵列,完成下列复数运算功能,其中R为数据的实部,1为数据的虚部。РRa’=(Ra+Rc)+(Rb+Rd)РIa’=(Ia+Ic)+(Ib+Id)РRc’=(Ra+Rc)-(Rb+Rd)РIc’=(Ia+Ic)-(Ib+Id)РRb’=(Ra-Rc)+(Ib-Id)РIb’=(Ia-Ic)-(Rb-Rd)РRd’=(Ra-Rc)-(Ib-Id)РId’=(Ia-Ic)+(Rb-Rd)Р功能框图如下:Р加法器阵列РRa,Rb,Rc,Rd 19 РIa,Ib,Ic,Id 19РCPР21Р21РRa’,Rb’,Rc’,Rd’РIa’,Ib’Ic’Id’Р Р输入信号:Р输入数实部Ra,Rb,Rc,Rd,虚部Ia,Ib,Ic,Id的数据宽度均为19位;每次向加法器阵列只能送一个操作数,包括实数R(19bit)、虚部I(19bit);操作数据a、c、b、d的顺序连续送入,在加法器列中要进行串并变换。РCP脉冲。Р输出信号:Р输出数实部Ra’,Rb’,Rc’,Rd’,虚部Ia’,Ib’,Ic’,Id’的数据宽度均为21位。Р设计要求:Р加法器要求采用快速进位链(Look Ahead)。Р在加法器阵列中加入流水线结构(Pipelinc),每一拍完成一个加法,输入连续送数,输出连续出结果。Р逻辑要求最简化。Р要求写出完整的实验报告。