设计的逻辑电路通过这种方法,得到了驱动脉冲的周期为100μs的信号,也就是重复频率10kHz、脉冲宽度为25ns的符合要求的信号。·方法2:利用CPLD的逻辑实现驱动电路的设计学电子的人知道,分频器是数字系统设计中的基本电路,根据不同的设计需要,可用它作偶数分频、奇数分频、半整数分频等,有时要求等占空比,也有时要求非等占空比。在同一设计中,有时要求多种形式的分频。通常,由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频,实现较为简单。利用CPLD的逻辑实现驱动电路如图8所示。 图8、利用CPLD的逻辑实现驱动电路图由图8可知,分频器由带使能端的异或门、模N计数器和一个2分频器组成。设计用D触发器来完成2分频的功能,实现方法是将触发器的Q反输出端反馈回计数器的清零端,将计数器的一个计数输出端作为D触发器的时钟输入端。这种方法主要使用了计数器的进位思想,首先使用16位计数器中的12位作为进位控制,这样每212个输入脉冲产生一个进位脉冲,同时输入脉冲取反后接到D触发器的时钟上,D触发器的输出作为计数器的清零信号,需要的驱动脉冲由D触发器输出信号取反获得。在设计中,输出驱动脉冲的脉宽由原始输入脉冲的周期决定,驱动脉冲的重复频率由计数器的计数位数决定。如原始输入脉冲的周期为20ns(50MHz),则输出脉冲的脉宽等于输入脉冲的一个周期20ns,而输出脉冲的周期等于输入脉冲的一个周期与计数器最大计数值的乘积。即20ns×4000=80μs。利用MAX+PlusⅡ仿真即可看到,在输入脉冲为50MHz、占空比为50%时,输出驱动脉冲的周期为80μs(即重复频率12.5kHz,脉宽为20ns),与设计分析结果一致。如果需要改变输出驱动脉冲的脉宽,可以通过改变输入脉冲的频率实现;同样,如果需要改变输出驱动脉冲的周期(频率),可以通过改变计数器的计数位数实现。·方法1、2的比较
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