为时基电路图:Р图2.12?(1)?时基电路Р时基电路输出信号波形如图所示:Р图2.12(2)?时基电路输出波形Р(3)计数电路Р由于设计要求显示出0—99Hz的周期信号的频率,所以计数电路必须是100进制的加法计数电路。选用两片74HC160的级联来满足该设计要求。将555多谐振荡电路和555施密特触发器相与产生的的方波脉冲信号送入74HC160的CLK端(计数信号输入端),这样74HC160的进位信号输出端RCO将原来的信号变成进位信号输出。当一秒的时钟脉冲结束后,计数器也停止计数。计数电路如图2.13所示:Р图2.13 计数电路Р本部分电路中用到了74HC160集成芯片,这种芯片是由CMOS构成,能够高速实现相应的逻辑功能。74HC160是十进制加法计数器,当在低位芯片计数到9时,将会产生进位信号,此时低位RCO端的输出为高电平。将低位RCO端与高位片的使能端(ET、EP)相连,这样就可以在低位片由低位片RCO端输出的上升沿时开始计数。由于输入的是同步时钟信号,在低位片的RCO端再次出现上升(即低位片再次出现进位信号)前,高位片不会计数。再将各位输出的4位二进制代码输入译码电路中进行译码,最后在由数码管显示。Р(4)锁存电路Р本部分电路是由74HC373集成芯片组成,能够有效的实现它的逻辑功能。在一秒时钟脉冲结束后,计数电路正常计数,译码显示出相应的频率数据,74HC373能够锁存这个数据,方便实际使用,而且在锁存过程中,不能中途对其锁存。设计的锁存电路图如图2.14所示:Р图2.14 锁存电路Р(5)译码显示电路Р本部分电路中7448是将输入的4为二进制代码译为数码管所需要的电平信号,这种译码器有4个输入端,10个输出端,并且使低电平有效。设计的电路如图2.15(1)所示。Р图2.15(1) 译码显示电路Р 数码管输出数据如图所示:Р图2.15(2)?数码管输出数据
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