课程设计 cpu

verflow <= 1'b0;Р case (status)Р 0 :Р beginР IR <= M_data_in ;Р PC = PC + 1'b1;Р endР 1 :Р beginР MAR <= PC;Р case (IR[15:11])Р load :Р R0 = {{12{1'b0}}, IR[10:7]};Р move :Р case (IR[10:7])Р 4'b0001 :Р R0 = R1;Р 4'b0010 :Р R0 = R2;Р 4'b0011 :Р R0 = R3;Р 4'b0100 :Р R1 = R0;Р 4'b0110 :Р R1 = R2;Р 4'b0111 :Р R1 = R3;Р 4'b1000 :Р R2 = R0;Р 4'b1001 :Р R2 = R1;Р 4'b1011 :Р R2 = R3;Р 4'b1100 :Р R3 = R0;Р 4'b1101 :Р R3 = R1;Р 4'b1110 :Р R3 = R2;Р default :Р ;Р endcaseР shrp :Р case (IR[10:9])Р 2'b00 :Р R0 = {1'b0, R0[15:1]};Р 2'b01 :Р R1 = {1'b0, R1[15:1]};Р 2'b10 :Р R2 = {1'b0, R2[15:1]};Р default :Р R3 = {1'b0, R3[15:1]};Р endcaseР shlp :Р case (IR[10:9])Р 2'b00 :Р R0 = {R0[14:0], 1'b0};Р 2'b01 :Р R1 = {R1[14:0], 1'b0};Р 2'b10 :Р R2 = {R2[14:0], 1'b0};Р default :Р R3 = {R3[14:0], 1'b0};Р endcase