7'b1001111 ; Р 4'b0100: LED7S <= 7'b1100110 ; Р 4'b0101: LED7S <= 7'b1101101 ; Р 4'b0110: LED7S <= 7'b1111101 ;Р 4'b0111: LED7S <= 7'b0000111 ;Р 4'b1000: LED7S <= 7'b1111111 ; Р 4'b1001: LED7S <= 7'b1101111 ; Р default: LED7S <= 7'b0111111 ;Р endcase Р endРendmoduleР图3-7 译码器模块程序Р译码器模块的仿真图如图3-8Р图3-8 译码器模块的仿真图Р3.5扫描显示模块Р3.5.1扫描显示模块介绍Р由程序可知当复位信号为低电平时,将0赋给输出信号sel,当时钟信号上升沿到来且复位信号为高电平时,输出信号sel加1,而不同的sel值选择不同的数码管,数码管显示选择随扫描频率clk循环变化,当时钟信号频率很高时,肉眼看不出闪烁,则可以清楚的看到数码管上显示的数据。Р3.5.2扫描显示模块verilog语言程序描述及仿真Р扫描显示模块verilog语言程序描述如图3-9Рmodule saomiaoxianshi (clk,reset,sel) ;Рinput clk,reset;Рoutput [2:0] sel;Рreg [2:0] sel;Рalways@(posedge clk or negedge reset)Р if(reset==1'b0 )Р sel<=3'b000;Р else if (sel==3'b101)Р sel<=3'b000;Р else Р sel<=sel+3'b001;РendmoduleР图 3-9 计数模块程序Р扫描显示模块的仿真图如图3-10Р图3-10 扫描显示模块的仿真图
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