---------- ——————————————————————————————————————都包括若干 I/O 端口, 输入端和较小的与或阵列及宏单元, 相当于一个小规模的 PLD ; 有的区只完成某些特定的逻辑功能。各区之间通过可编程的全局互连总线连接,同一模块的电路一般安排在同一个区内, 因此只有少部分输入和输出使用全局互连总线, 从而大大降低了逻辑阵列的规模,减小了电路传输延迟时间。由于工艺和生成厂家的不同,不同的 CPLD 的分区结构有较大的差别,这里我们介绍 ALTERA 公司的灵活逻辑单元阵列结构( FLEX ), 如图 2-2 所示。它主要由嵌入式阵列块 EAB ( Embedded Array Block )、逻辑阵列块 LAB ( Logic Array Block ) 、逻辑单元 LE( Logic Element )、 I/O 单元 IOC ( I/O Element )和快速互连通道构成。―6―图 2-2Altera 公司 FLEX10K 系列的 FLEX 结构图逻辑单元 LE是 FLEX 结构中最小的逻辑单元,每个 LE 含有一个提供 4 输入组合逻辑函数的查找表( LUT - Look Up Table ), 能够快速产生4 输入变量的任意逻辑函数输出。LE 还有一个带同步使能的可编程寄存器和一个进位链、一个级联链,如图 2-3 所示。图 2-3 Altera 公司 FLEX10K 系列 CPLD 的 LE 结构图 LE 中的可编程寄存器可以设置成 D、T、J-K或 RS 触发器, 该寄存器的时钟、置位和复位端可由全局复位、 LAB 控制信号 LABCTRL1 -4 驱动。如果需要 LE 实现组合逻辑功能, 可以将该寄存器旁路。LE 产生两个输出, 其中一个连接到快速互连通道, 另一个连接到 LAB 的局部互连通道。这两个输出可以独立控制。
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