计算机组成原理_阵列乘法器的设计

正确性 2.2.24 位输入端加法器的设计与实现 2.2.2.1 功能描述 4位输入端加法器是在一位全加器的基础之上加上一个与门所构成,其真值表如表 2.3 所示。表 2.3 4 位输入端加法器真值表 XIN YIN OUT PARTOUT 000000 001110 010000 011110 沈阳航空航天大学课程设计报告_______________________________________________________________________________ 8 100000 101100 110010 111111 000100 001010 010100 011010 100100 101010 110101 111011 其中 XIN 、YIN 表示乘数与被乘数多位二进制中的一位二进制数,CNIN 表示进位输入,CNOUT 表示进位输出,PARTOUT 表示部分积。 2.2. 2.2电路图 4位输入端加法器可以由一个与门和一位全加器构成,加法器的逻辑图如下图2.4 所示: 图 2.4 4 位输入端加法器电路图注:AND 表示两个逻辑量相与,XOR 表示两个逻辑量相异或,OR表示两个逻辑量相或。阵列乘法器由十六个相同的基本乘法器模块构成,每一个模块的内部图如上图2.4 所示,由四个输入端(XIN ,YIN ,PARTIN ,CNIN ),两个输出端(PARTOUT , CNOUT )组成。实现 XIN ,YIN 与完后和 PARTIN ,CNIN 相加后, PARTOUT 输出部分积结果加到同一列的下一行的模块上,CNOUT 输出结果加到同一行的下一列的模块上。依次类推将结果输出。 2.2. 2.3功能仿真仿真调试主要验证设计电路逻辑功能、时序的正确性,用高电平代表输入的二进制数为 1 ,低电平代表输入的二进制数为 0 ,本设计中主要采用功能仿真方