数字系统的VHDL设计与仿真

变回‘0’时,low,high 的值变为“xxxxxxxx”。为Р 了避免这样的问题,应该加以下一段: Р elsif wr=‘0’ then Р low<=low; Р high<=high; Р . Р process 中的问题Р 类似如下的描述: Р if start=‘1’ then Р if (clk’event and clk=‘1’) then Р . Р . Р . Р 不能被综合。Р 用 if (clk’event and clk=‘1’) then 时,前面不能嵌套判断。但 elsif (clk’event and clk=‘1’) Р then 却是可以的。Р 四、VHDL 的优势Р 要设计一个初值、累加值可设定的累加器,如果用传统的原理图设计,设计者往往Р 得花很大的工夫,而且出来的也是一张挺大的电路图。但用 VHDL,就可以简单描Р 述如下: Р process (ok,wr) Р begin Р if wr=‘1’ then Р llow<=low; Р elsif (ok’event and ok=‘1’) then Р llow<=llow+rate; Р end if; Р end process; Р Р 相比之下,工作量的大小是很明显的。但这并不意味着可以让一个完全不懂硬件的Р 人设计电路。但总的来说,VHDL 让硬件设计工程师从复杂的细节电路图中解放出来,Р 让设计师可以用较短的时间,可靠的完成复杂设计,这是 VHDL 的一大特点。Р Р六、小结Р 通过此次毕业设计,我总结了以下几点: Р 1、通过设计一个数字系统使我对数字电路设计有了更深刻的认识; Р 2、掌握了使用 EDA 工具进行 ASIC 设计的基本流程; Р 3、学会了利用 VHDL 进行数字逻辑设计; Р 4、对可编程逻辑器件的应用设计与实现有了更深的了解。Р Р 10