FPGA中浮点乘法器的实现.pdf

n是被乘数的18位尾数,multr—man是乘数的18位尾数,premantissa是舍入前的36位尾数,mantissa是舍入后的18位尾数,prod—uct是两数相乘的26位积。图5利用VHDL语言在QUARTUS下的模拟仿真结果本设计是在QuartuslI5.1下用VHDL语言编写的,应用了CyclonelI的EP2C35F672C8芯片。使用的资源为184个I/O口,占39%,1060个逻辑单元,占3。和32位浮点数据格式相比,节约了756个逻辑单元和49个I/O口。本文设计的浮点乘法器结构,在40MHz的输入时钟下,从输入数值到得到乘积结果需时67.579ns,比在32位浮点数据格式下节约了16.169ns,从而提高了乘法运算的速度。5结语文中设计了一种适合在FPGA中实现的浮点乘法器结构。相对于传统的浮点算法,自定义26位数据格式精度有所下降,但是提高了乘法运算的速度,同时也节约了乘法器资源。而改进的Wallace树形结构,结构规整,有利于ASIC的实现。在尾数的规格化过程中采用了快速舍入方法,进一步提高了运算的速度,优化了乘法器的性能。参考文献:[1]杜勇等.高效结构的多输入浮点乘法器在FP—GA上的实现[J].计算机工程与应用,2006,(10).[2]赵忠民.一种改进的Wallace树形乘法器的设计[J].电子设计应用,2006.[3]NhonT.Quach,NaofumiTakagi,MichaelJ.Flynn.SystematicIEEERoundingMethodforHigh—SpeedFloating—PointMultiplier[J-].IEEETransactionsOnVLSISystems,2004,(12).[-4-]侯伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计(修订版)[M].西安电子科技大学出版社,2001,9.维普资讯