或结构体中要用到数据类型包中的数据类型。模块中仅有一个设计实体,它提供该设计模块的公共信息,是VHDL设计电路的最基本部分。VHDL设计的电路系统是可以分层次的,所以设计的模块系统实体即可以是顶层实体,又可以是最底层实体。二、接口部分—设计实体:调用程序包语句标准程序包定义程序包实体及实体声明语句ENTITY kxorISkxor PORT(a1,b1:IN std_logic;a1b1 c1:OUT std_logic);c1END kxor;例2实体部分的大写单词ENTITY、IS、PORT、IN、OUT和END为关键字。在ENTITY...END之间表示实体内容,ENTITY后的字符串kxor表示实体的名称,即电路的符号名。端口(引脚)信息关键字PORT中的语句有三个端口,描述了信号的流向,分别是两个输入(IN)模式a1和b1,一个是输出(OUT)模式c1,端口信息除了输入输出之外,还可以是双向、缓冲器等。std_logic表示信号取值的类型为标准逻辑位,除了标准逻辑位之外,还可以是实数、整数、无符号数、物理以及以上数据类型组成的记录和数组集合,信号类型也可以是设计者定义。三、描述部分—结构体:当异或门的符号和外部端口a1、b1和c1确定之后,就要确定实体的内部电路,使之与实体相对应。电路描述部分称之为结构体ARCHITECTURE,它描述实体硬件的互连关系、数据的传输和变换以及动态行为。一个实体可以对应多个结构体,每个结构体可以代表该硬件的某一方面特性,例如行为特性,结构特性。调用程序包语句标准程序包定义程序包实体及实体声明语句结构体1结构体2结构体nARCHITECTURE kxor_arc OF kxorIS例3BEGIN c1 <= (NOT a1 AND b1) OR (a1 ANDNOT b1);END kxor_arc;
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