化为最简与或式,并进一步将该最简与或式变换为与非-与非式。2、已知,给定约束条件为,利用卡诺图(按图3-1所示排列)将化简为最简与或式,并进一步将该最简与或式变换为与非-与非式。图3-1四、组合逻辑电路设计(3小题)1、设计一个全加器,设输入为A、B、C,输出为S(和)、CO(进位)。(1)列出真值表;(2)写出输出S和CO的最小项之和表达式;(3)利用卡诺图分别将S和CO化为最简与或表达式;(4)画出用门电路构成的最简的逻辑电路图,假设各类型门电路齐备。2、8选1数据选择器74LS151的功能表和逻辑符号分别如图4-1、4-2所示,试用74LS151实现组合逻辑函数,画出相应的连线图。图4-1图4-23、试用3线-8线译码器74LS138和少量门电路,实现逻辑函数和。74LS138的功能表和逻辑符号分别如图4-3、4-4所示。图4-3图4-4五、时序逻辑电路分析和设计(3小题)1、逻辑电路如图5-1所示,各触发器的初始状态均为“0”。试分析:(1)该计数器是同步计数器还是异步计数器?(2)写出各触发器的驱动方程和状态方程;(3)按Q2Q1Q0顺序列出完整的状态转换表或画出完整的状态转换图;(4)说明是几进制计数器,能否自启动。图5-12、由十六进制计数器74LS161和门电路构成的电路如图5-2所示,74LS161的功能表和逻辑符号分别如图5-3、5-4所示。(1)画出电路在N=0时的状态转换图,并说明电路在N=0时是多少进制的计数器;(2)画出电路在N=1时的状态转换图,并说明电路在N=1时是多少进制的计数器。图5-2图5-3图5-43、试用同步4位二进制计数器74LS161和尽量少的门电路设计一个12进制计数器,已知输入时钟为CLK。要求:采用反馈清零法,并写出的表达式,有关引脚不允许悬空。74LS161的功能表和逻辑符号分别如图5-5、图5-6所示。图5-5图5-6
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