器的脉冲实现数据的输出。以上为串行通信电路的设计思路。3设计方框图数据输入加密电路加密后的并行数据数据选择器加密的串行数据数据分配器并行数据解密电路输出数据4各部分电路设计及调试4.1并行数据加密数据加密模块设计如图4.1所示:图4.1数据加密模块设计电路数据加密模块的设计思路是:利用八位加法器和两片74161组成的多位计数器,不断的在输入数据上加数,进而达到对输入数据进行加密的效果,使并行数据能够加密后输出。4.2加密数据并行变串行模块并行变串行模块设计如图4.2所示:图4.2并行变串行模块设计电路并行变串行电路设计主要利用了74151数据分配器和74161计数器完成。数据分配器将八位加法器加密过的八位数据,依次分配,进而达到串行传输的目的。具体过程是将74161设置重置端,当计数器计数到七的时候,重置端有效,将并行数据按DO,D1,D2,D3,D4,D5,D6,D7的顺序串行从Y输出。4.3串行变并行电路设计串行数据变并行数据的电路设计思路是,将串行数据送到移位寄存器中,控制移位寄存器的时钟脉冲,使数据能够从移位寄存器的八个输出端口输出,但一定要控制好当移位寄存器有时钟脉冲作用时,所选出的数据恰好是加密后的八位并行数据,为后面的解码部分做准备。串行变并行电路设计如图4.3所示图4.3串行变并行数据电路设计图4.4解密电路解密电路如图4.4所示图4.4解密电路图解密电路是利用时钟电路和加法器。不过,是将加法器的CIN端置高电平,实现的是减法运算,还有就是时钟电路输出的要是加密时钟输出数据的反码,这样才能实现数据的解密。另外,数据解密是解密时钟电路的CP脉冲一定要和加密时钟脉冲的CP脉冲一致,才能确保电路的正确性。4.5数据输出电路数据输出电路的设计是将解密电路解密后的数据,送到寄存器中。控制寄存器的脉冲实现数据的输出。输出电路的电路图,如图4.5所示。图4.5数据输出电路
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