不同CPU中断技术对比

态随机修改中断向量表,在ARM向量表中存放的是与中断服务例程入口有关的一条分支指令,设置中断向量都相当繁琐,必须修改ARM的C程序的启动代码。表面上看,在ARM中断向量设置方法的向量表VectorTable中也是纯地址数据,不含指令代码,似乎可以把VectorTable设置在RAM数据段中。然而一般ARM体系的ROM代码段和RAM数据段间的偏移远大于212,故超出了LDR使用PC为基址的相对寻址范围。X86CPU,80C51,ARM中断优先级:80x86CPU工作在实地址模式下时,多个中断请求同时发生,高级中断可以打断低级中断,反之则不然,响应顺序按优先级从高到低排列为:内部中断和异常,软件中断,外部不可屏蔽中断,外部可屏蔽中断,单步中断。在80C51中有高、低两个中断优先级,通过IP来设定,IP寄存器中各位设置为0时,为低中断优先级,为1时,设为高中断优先级。系统复位后IP寄存器中各位均为0,全部设定为低中断优先级。IP寄存器如下:中断优先级控制,还有两个不可寻址的优先级状态触发器,一个用于指示某一高优先级中断正在进行服务,而屏蔽其它高优先级中断;另一个用于指示某一低优先级中断正在进行服务,从而屏蔽其它低优先级中断,但不能屏蔽高优先级中断。中断优先级由高到低为:外部中断0,定时器T0中断,外部中断1,定时器T1中断,串行口中断,定时器T2中断。ARM9:S3c2440共有7组基于优先级轮转的冲裁机制来控制32个中断源。说明:①ARBITER6所控制的REQ0,1,2,3,4,5实际上对应ARBITER0,1,2,3,4,5②REQ0在任何情况下具有最高优先级,REQ5具有最低优先级;即:对ARBITER1-4来说,在任何情况下:REQ0具有最高优先级,REQ5具有最低优先级对ARBITER6来说,在任何情况下:ARBITER0具有最高优先级,ARBITER5具有最低优先级