中引用Decode实例时,可通过参数的传递来改变定义时已规定的参数值,即通过#(4,0)实际调用的是参数Width和Polarity分别为4与0的Decode模块;通过#(5)实际调用的是参数Width为5,而Polarity仍为1的Decode模块。Р变量Рwire型Рwire型数据用来表示以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认时自动定义为wire型。wire型信号可以用做任何方程式的输入,也可以用做“assign”语句或实例元件的输出。wire型信号的格式如下:Рwire [n-1:0] 数据名1,数据名2,……,数据名i; Рwire [n:1] 数据名1,数据名2,……,数据名i;//共有i条总线,每条总线内有n条线路Рreg型Рreg是寄存器数据类型的关键字,通过赋值语句可以改变寄存器储存的值,其作用与改变触发器储存的值相当。设计者可以通过结构语句来控制是否执行这些赋值语句,这些控制结构描述了硬件触发条件,例如时钟的上升沿和多路器的选通信号。Рreg型数据常用来表示“always”模块内的指定信号,常代表触发器。在设计中要由“always”模块通过使用行为描述语句来表达逻辑关系。在“always”块内被赋值的每一个信号都必须定义成reg型。Рreg型数据的格式如下:Рreg [n-1:0] 数据名1,数据名2,……,数据名i;Рreg [n:1] 数据名1,数据名2,……,数据名i;РVerilog HDL可以通过对reg型变量建立数组来对存储器建模,可以描述RAM型存储器、ROM存储器和reg文件。在Verilog HDL语言中没有多维数组存在。但是可以通过扩展reg型数据的地址范围来生成memory型数据。其格式如下:Рreg [n-1:0] 存储器名[m-1:0];Рreg [n-1:0] 存储器名[m:1];
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