信号,这种数字信号称为序列信号。产生序列信号的电路称为序列信号发生器。序列发生器的构成方法有多种,比较简单、直观的方法是用计数器和数据选择器组成。可以由四位同步二进制计数器74LS161和八选一数据选择器74LS151或者双四选一的数据选择器74LS153组成。Р161有超前进位功能。当计数溢出时,进位端(RCO)输出一个高电平脉冲,其宽度为QA的高电平部分。下图3.3是161对应的管脚图,3.2表是它的管脚功能表。Р图3.3 74161管脚Р74161是4位二进制同步计数器(异步清零,)161为可预置的四位二进制同步计数器, 161的清除端是异步的。当清零端CLEAR为低电平时,不管时钟端CLOCK状态如何,即可完成清除功能。Р161的预置是同步的。当置入控制器LOAD为低电平时,在CLOCK上升沿作用下,输入端QA-QD与数据输入端A-D相一致。对于74161,当CLOCK由低至高跳变或跳变前,如果控制端ENP、ENT为高电平,则LOAD应避免由低至高电平的跳变,而74LS161无此种限制。Р161的计数是同步的,靠CLOCK同时加在四个触发器上实现的。当ENP、ENT均为高平时,在CLOCK上升沿作用下QA-QD同时变化,从而消除了异步计数器的计数尖峰。对于54/74161,只有当CLOCK为高电平时,ENP、ENT才允许由高至低电平的跳变,而54/74LS161的ENP、ENT跳变与CLOCK无关。计数器是由触发器级联而成,下图就有几个触发器构成的计数器。Р图3.4触发器构成的计数器Р下图3.4是在TINA软件中用74ALS161的计数器所实现的16进制计数器。Р3.5 74161计数器原理图Р图3.6 74161计数器的加计数仿真图Р74161计数器,因为是有触发器构成的,因此,它的的工作条件是在CLK的有效触发边沿有效才行Р下图是计数器74ALS161的波形图:
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