5.C 语言是顺序执行,而 Verilog 的所有 module 均并发执行 6.C 语言与 Verilog 语法相似。 2、 VerilogHDL 语言的操作符类型有哪些?其数据流建模采用什么来描述设计吗? 答:算术、逻辑、关系、等价、按位、缩减、移位、拼接、条件数据流建模采用算术与逻辑来描述设计 3、 VerilogHDL 语言的优点是什么? 答: Verilog HDL 语言的优势: 由于它在其门级描述的底层, 也就是晶体管开关的描述方面比 VHDL 等各种其它的 HDL 语言有更强的功能。所以在复杂数字逻辑电路和系统的设计仿真时更有优势;描述的设计思想、电路结构和逻辑关系清晰明了, 并且设计语言简练、易学易用;其模块化分层结构在大规模设计时更能体现出优势。因此可以看出, Verilog HDL 语言在 EDA 设计中相对与其他的各种硬件描述语言更有优势。 4、下列例子中, b,c,d 的最终值分别是什么? initial begin b=1 ’b1;c=1 ’b0; #10 b=1 ’b0; end initial begin d=#25{b|c}; end 答:b=1'b0 、 c=1'b0 、 d=1'b0 5.一位全减器模块 wsub 具有三个一位输入: x,y 和 z(前面的借位),两个一位的输出 D(差)和 B (借位)。计算 D和 B的逻辑等式如下所示: zyxzyxzyxzyxD........????zyzxyxB...???写出 VerilogHDL 数据流描述的该全减器 wsub 。答: module wsub ( D,B,x,y,x ) input x,y,z ; output D,B ; 6 assign D=~x*~y*~z+~x*y*~z+x*~y*~Z+x*y*z ; assign B=~x*y+~x*z+y*z ; endmodule
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