。每个触发器分别提供了 J、 K、置位、复位、时钟输入和经过缓冲的 Q及移位寄存器,且通过将 Q输出连接到数据输入,可用作计数器和触发器。在时钟上升沿触发时,加在输入端的逻辑电平传送到 Q输出端。置位和复位与时钟无关,而分别由置位或复位线上的高电平完成。其中 1CLK , 2CLK 为时钟输入端, 1S ,2S 为置位端, 1RST , 2RST 为复位端。管脚如图 4所示。真值表如下表所示: CLK JKSRST QQ 1X00001 X000110 0X00001 X100110 XX00X 无变化 XXX10X10 XXX01X01 XXX11X11 5、 CD4528 双单稳态触发器图4 CD4 027 管脚图 CD4528 由可重触发地单稳态触发器组成, Q和输出有缓冲。该器件工作时应在 T1A 和 CX/RX1 外接电容,在 CX/RX1 和 VDD 端外接电阻。每个触发器具有上升沿触发输入 A和下降沿 B,复位端 CLR 为低电平时,终止输出脉冲。管脚图如图 5所示。真值表如下表所示: 6、 74HC374 三态八位锁存器 74HC 374 是具有三态输出的八位锁存器。其输出端 Q0 ~Q 7可直接与总线相连。当三态允许控制端 OE 为低电平时, Q0 ~Q 7为正常逻辑状态,在时钟端 CLK 脉冲上升沿的作用下, Q端数据随 D 而变, 可用来驱动负载或总线。当 OE 为高电平时,Q0 ~Q 7呈高阻态,即不驱动总线,也不为总线的负载,但锁存器内部的逻辑操作不受影响。管脚图如图 8所示。所用仪器和设备 1 、仪器设备 1)? 5V 直流稳压电源一台 2 )双踪示波器一台 3 )万用表一块 4 )烙铁一个输入输出 CLR A INPU TB INPU TQ Q LXX01 X1X01 XX001 1011图8 74HC37 4 管脚图图5 CD45 28 管脚
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