基于EDA的万年历设计

来时计数Р Q11<=Q11+1;Р IF Q11=9 THEN Q11<=(OTHERS=>'0');Р Q22<=Q22+1;Р END IF;Р IF Q22=5 AND Q11=9 THEN Р Q22<="0000";Q11<="0000";COUT<='1';Р ELSE COUT<='0';Р END IF;Р END IF;Р?END PROCESS;Р Q1<=Q11;Q2<=Q22;РEND;Р(2)时序仿真Р由上时序仿真图所示,Q1(个位)计到9后,Q2(十位)加1,Q2计到5后,即计满60个时钟脉冲,COUT输出一个进位脉冲,正确,满足设计要求。Р(3)元件图Р3.1.2时计时模块Р(1)VHDL程序РLIBRARY IEEE;РUSE IEEE.STD_LOGIC_1164.ALL;РUSE IEEE.STD_LOGIC_UNSIGNED.ALL;РT24 ISР?PORT(CLK:IN STD_LOGIC;Р Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Р COUT:OUT STD_LOGIC);РT24;РARCHITECTURE ONE T24 ISР?SIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);РBEGINР?PROCESS(CLK)Р BEGINР IF CLK'EVENT AND CLK='1' THENР Q11<=Q11+1;Р IF Q11=9 THEN Q11<=(OTHERS=>'0');Р Q22<=Q22+1;Р END IF;Р IF Q22=2 AND Q11=3 THEN Р Q22<="0000";Q11<="0000";COUT<='1';Р ELSE COUT<='0';Р END IF;Р END IF;Р?END PROCESS;