ndig<=8'b0000_0001;disp_dat<=A[3:0];end3'b001:begindig<=8'b0000_0010;disp_dat<=B[3:0];end3'b010:begindig<=8'b0000_0100;disp_dat<=out[7:4];end3'b011:begindig<=8'b0000_1000;disp_dat<=out[3:0];enddefault:begindig<=8'b0000_0001;disp_dat<=A[3:0];endendcaseendalways@(disp_dat)//共阳极数码管译码begincase(disp_dat)4'h0:seg_r=8'hc0;//显示"0"4'h1:seg_r=8'hf9;//显示"1"4'h2:seg_r=8'ha4;//显示"2"4'h3:seg_r=8'hb0;//显示"3"4'h4:seg_r=8'h99;//显示"4"4'h5:seg_r=8'h92;//显示"5"4'h6:seg_r=8'h82;//显示"6"4'h7:seg_r=8'hf8;//显示"7"4'h8:seg_r=8'h80;//显示"8"4'h9:seg_r=8'h90;//显示"9"4'ha:seg_r=8'h88;//显示"a"4'hb:seg_r=8'h83;//显示"b"4'hc:seg_r=8'hc6;//显示"c"4'hd:seg_r=8'ha1;//显示"d"4'he:seg_r=8'h86;//显示"e"4'hf:seg_r=8'h8e;//显示"f"default:seg_r=8'hff;//灭endcaseendassignseg=~seg_r;//取反变成共阴极段码endmoduleB.封装:(4)分频模块:四.最终原理图为:五.编译结果为:六.实验测试如下:(1)复位后:
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