时间Tx之外和无VS的上跳变时,Vo保持低电平状态。Р3РRR1Р--Р输出延迟时间Tx的调节端Р4РRC1Р--Р输出延迟时间Tx的调节端Р5РRC2Р--Р触发封锁时间Ti的调节端Р6РRR2Р--Р触发封锁时间Ti的调节端Р7РVSSР--Р工作电源负端Р8РVRFРIР参考电压及复位输入端。通常接VDD,当接“0”时可使定时器复位Р9РVCРIР触发禁止端。当Vc>VR时允许触发(VR≈0.2VDD)Р10РIBР--Р运算放大器偏置电流设置端Р11РVDDР--Р工作电源正端Р12Р2OUTРOР第二级运算放大器的输出端Р13Р2IN-РIР第二级运算放大器的反相输入端Р14Р1IN+РIР第一级运算放大器的同相输入端Р15Р1IN-РIР第一级运算放大器的反相输入端Р16Р1OUTРOР第一级运算放大器的输出端Р由引脚定义可以看出,RR1RC1是输出延迟时间Tx的调节端,Tx≈49152R1C1, RR2RC2是触发封销时间Ti的调节端,Ti≈24R2C2Р由于BISS0001本身具有一定的输出延迟时间,因此在延时控制模块设定延时时长小于BISS0001输出延迟时间时,就会产生重复延时造成误差,虽然这一点可以通过在AT89S52上将查询方式改为下降沿外部中断来解决,但是会造成一些不便,因此我选择通过可调电阻调节BISS0001输出延迟时间来解决这一问题。Р2.6逻辑控制模块Р方案一:采用与非门芯片CD4011和或门CD4071进行逻辑判断,这样的结构非常直观,可以电路上理解逻辑,独立进行测试,模块化结构明显,但是电路比较庞大,消耗元件较多。Р CD4071内部逻辑结构图 CD4011内部逻辑结构图
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