[计算机硬件及网络]西工大硬件描述语言实验报告

@(posedge F10M)Рif(!RESET) //低电平复位。РbeginРF500K <= 0;Рj <= 0;РendРelse РbeginРif(j==19) //对计数器进行判断,以确定F500K信号是否反转。РbeginРj <= 0;РF500K <= ~F500K;РendРelseРj <= j+1;РendРendmoduleР2.测试代码Р`timescale 1ns/100psР`define clk_cycle 50Рmodule division_top;Рreg F10M,RESET;Рwire F500K_clk;Рalways #`clk_cycle F10M=~F10M;РinitialРbegin РRESET=1;РF10M=0;Р#100 RESET=0;Р#100 RESET=1;Р#10000 $stop;РendРfdivision fdivision(.RESET(RESET),.F10M(F10M),.F500K(F500K_clk));РendmoduleР综合仿真РRTL图以及仿真后波形图:Р思考题Р1.考虑如何实现任意数值分频。Р任意分频代码:Рmodule divn(clk,rst_n,o_clk);Рinput clk,rst_n;Рoutput o_clk;Рparameter WIDTH = 3;Рparameter N = 5;Рreg [WIDTH-1:0] t_n;   //count_pose,count_negeРreg clk_p,clk_n;Рassign o_clk = (N==1)? clk : (N[0])?(clk_p&clk_n) :clk_p; Р//如果N=1,o_clk=clk; 如果N为偶数,o_clk=clk_p; 如果N为奇数,o_clk=clk_p & clk_n