电子课程设计--基于Verilog的出租车计费器

;scan<='b0111; endР Р // default:begin data<='bx;dp<='bx;scan<='bx; endР endcaseР elseР t)Р 'b100:begin data<=d_one;dp<='d0;scan<='b1110; endР 'b101:begin data<=d_ten;dp<='d0;scan<='b1101; endР 'b110:begin data<=d_hun;dp<='d1;scan<='b1011; endР 'b111:begin data<=d_tho;dp<='d0;scan<='b0111; endР // default:begin data<='bx;dp<='bx;scan<='bx; end Р endcaseРendР//---------------------------------7段译码----------------------------------Рalways @(data)РbeginР case(data[3:0])Р 4'b0000:seg7[6:0]=7'h3f;Р 4'b0001:seg7[6:0]=7'h06;Р 4'b0010:seg7[6:0]=7'h5b;Р 4'b0011:seg7[6:0]=7'h4f;Р 4'b0100:seg7[6:0]=7'h66;Р 4'b0101:seg7[6:0]=7'h6d;Р 4'b0110:seg7[6:0]=7'h7d;Р 4'b0111:seg7[6:0]=7'h07;Р 4'b1000:seg7[6:0]=7'h7f;Р 4'b1001:seg7[6:0]=7'h6f;Р default:seg7[6:0]=7'hx;Р endcaseРendРEndmoduleР五、总体设计电路图Р 1、总体设计电路图